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VHDL 与 Verilog

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zxopenljx 发表于 2019-4-16 09:41:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
这两种语言都是用于数字电子系统设计的硬件描述语言,而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准,而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的,而 Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 标准呢?它一定有其优越性才行,所以说 Verilog 有更强的生命力。

这两者有其共同的特点:

        1. 能?#38382;交?#22320;抽象表示电路的行为和结构;

        2. 支持逻辑设计中层次与范围地描述;

        3. 可借用高级语言地精巧结构来简化电路行为和结构;具有电路仿真与验证机制以保证设计的正确性;

        4. 支持电?#35775;?#36848;由高层到低层的综合转换;

        5. 硬件描述和实现工艺无关;

        6. 便于文?#20498;?#29702;;

        7. ?#23376;?#29702;解和设计重用
但是两者也各有特点。
         Verilog HDL 推出已经有 20 年了,拥有广泛的设计群体,成熟的资源也比 VHDL 丰富。

         Verilog 更大的一个优势是:它非常容易掌握,只要有 C 语言的编程基础,通过比较短的时间,经过一些?#23548;?#30340;操作,可以在 2 ~ 3 个月内掌握这种设计技术。

         而 VHDL 设计相对要难一点,这个是因为 VHDL 不是很直观,需要有 Ada 编程基础,一般认为至少要半年以上的专业培训才能掌握。

目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。        一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些,而在门级开关电?#35775;?#36848;方面要强的多。                                                
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